twoweeks-within 님의 블로그

PLL , M/N:D

clock 은 PLL (Phase Locked Loop)을 통해 일정 주파수 generation PLL : TCXO (기준주파수) > 원하는 주파수 clock generation   10 MHz TCXO : taget의 clock source>  Fout : 100MHZ  VCO (voltage controlled Oscillator ) : 원하는 주파수를 전압을 통해 만들어냄// 전압 up : 101 MHZ 이런식 Phase Detector : VCO sampling > TCXO 와 같은 level 로 낮춘뒤 ( I/IO Divider)                              위상의 차이를 구별함                                > 다시 100MHz 로 잘나오는지 확..

Wait State

Wait State > MCU 가 자기보다 느린 메모리 장치를 다룰때 MCU) clock에 따라  Access Bus 에 신호 > RD/ : LOW > Data line 값을 읽음 ( 특정주소 )   > 이때 timing : RD/  > 일정시간 ( Wait State ) > Data timming 이 안맞으면? 즉 wait state를 안지키면> 엉뚱한 순간에 data를 읽어들여 다른 값을 가져옴 ( Capture )  Tce : 80ns  > 80ns 뒤에 Data가 나옴    MCU 의 D[15:0] 가tACSDV : Address and Chip select active to data valid : (T-21) + WT>> (T-21) + WT > 80ns  는 되어야함  ex)40MHZ syst..

Synchronous ,Asynchronous

Synchronous : MCU clock 과 동기가 맞음ASynchronous :  Device차이 > MCU로부터 Device로 clock이 붙어있느냐 아니냐>동기식 : MCU가 clock에 맞춰 data 전송 >  그 clock 에 맞춰 data를 되돌려줌   > burst 로 읽기 가능해짐  ( 쭉쭉쭉)비동기식 : 신호 입력 > 대기시간 ( 지연시간) > 응답      > latency 발생   >> page Mode : Address 를 날림 > 앞의 주소는 냅두고 하위 주소만 바꿈               > wait state 없이 연달아 전송